搜索资源列表
用Verilog和VHDL设计状态机的论文
- 详细介绍了用Verilog和VHDL设计状态机的技术。
FPGA-verilog-交通灯
- 采用verilog编写的代码，用FPGA实现交通灯控制，包含有数码管显示控制，倒计时控制，状态机等，是练习Verilog代码编写的一个很好的实例！
FPGA控制VGA显示（Verilog）
- 用FPGA开发板控制VGA显示，以800*600的分辨率，首先在屏幕的正中央依次出现“新”“年”“快”“乐”四个汉字，并分别移动到屏幕的四个角落，接着在屏幕中部从左至右依次出现“Happy New Year”英文字样，然后出现三个由小到大再消失的圆形图标模拟烟花，最后在黑屏中闪烁金星。字体均采用不同颜色，增添喜庆气氛。 本代码是练习VGA控制，ROM调用，时序控制及状态机运用的一个综合实例！
Verilog HDL典型入门例程
- 包括了跑马灯、交通灯、状态机等7个典型的Verilog HDL入门例程，希望对你有所帮助。
verilog状态机
- 简单的verilog状态机实现
简单状态机
- 用verilog实现了一个简单的状态机变化。
Verilog FSM
- 本实验介绍了FSM状态机的特点 应用等 其中源代码相当的详细，适合初学人群
fsmled
- verilog语言, 状态机实现数码管显示 -This uses verilog language to make state machine realization of digital control
daima
- 状态机控制AD转换模块 该模块主要实现对MAX197的控制：根据设计需要对芯片进行初始化（包括写控制字选择输入电压值范围、选择通道以及工作模式），并把通道数送指示灯显示以及用键盘控制通道号（按一下，通道号加1，同时点亮相应的指示灯，循环使用个通道）；控制状态机的工作时序，并置两次采集到的数据为12位数据输出，并经过锁存进程来锁存数据，最后从锁存器中把输出数据-The state machine controls AD and changes the module this module ma
state
- verilog HDL下有限状态机（FSM），麻雀虽小，但五脏俱全！值得一看-under the verilog HDL Finite State Machine (FSM), the sparrow may be small, but is a fully-equipped! Worth a visit! !
Verilog
- 用verilog实现七位最大公约数的算法，使用状态机，可仿真电路图-Seven with the greatest common divisor algorithm verilog implementation, the use of state machine circuit simulation
dct01
- Verilog编写的串口通讯下解码状态机-Verilog serial communication prepared under the decoder state machine
Verilog-HDL
- 这是关于VERILOG HDL的有限状态机的源码，大家参考参考，应该有好处的。-This is about VERILOG HDL source code for finite state machines, we refer to the reference, it should be good.
dir3
- VERILOG 语言写的使用状态机实现奇数分频-VERILOG language is written by the state machine to implement an odd number of points frequency
FiniteStateMachine
- 一个可以识别正则表达式的状态机，采用了多种Case描述，方便修改(A finite state machine designed for identifying expression patterns)
状态机
- 本代码跟据状态转移图，通过verilog实现了一个有限状态机。(This code implements a finite state machine with the state transition graph through verilog.)
状态机
- 设计一个简单的数字电路用于电子卖报机，要求如下： 报纸价格为1.5元；投币器只接受5角和1元硬币；投币器不找零。当投入金额合适时，报纸出口打开，否则关闭。用Verilog完成设计。(The design of a simple digital circuit for electronic selling machine, the following: The price is 1.5 yuan; the coin only accept 5 cents and $1 coin coin do
fsm3
- verilog状态机实验，说明一个状态机的生成过程(Verilog state machine experiment, which illustrates the generation process of a state machine)
verilog状态机
- 采用Verilog语言设计一个序列信号发生器和一个序列信号检测器，二者都以状态机模式实现。序列信号发生器输出8位宽度的序列信号“10110110”，通过数码管显示出来；序列信号发生器的输出接入序列信号检测器，检测器检测当前的输入信号，若出现目标序列信号则通过蜂鸣器输出一个声响，表示检测到有效的目标信号。(A sequence signal generator and a sequence signal detector are designed using Verilog language, b
UART发送接收奇偶校验
- 状态机，串口收发，以及奇偶校验。 even_parity.v奇偶校验； receive_byte.v字节接收； send_byte.v字节发送(state machine,UART even_parity.v even parity; receive_byte.v receiving byte; send_byte.v sending byte)